SERV - 串行RISC-V CPU
serv
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🧩 软硬件结合
已发布
项目简介
SERV - The SErial RISC-V CPU
SERV - The SErial RISC-V CPU
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项目特点
**世界上最小的 RISC-V CPU**：在典型 CMOS 工艺中仅需约 2.1k 门等效（2.1kGE），在 FPGA 中仅需 125-239 个 LUT。
**位串行架构**：通过逐位处理数据，以极低的资源消耗实现 32 位 RISC-V 处理能力。
**开源且文档完善**：采用 ISC 许可证发布，并提供详尽的用户手册，包含门级框图和周期精确时序图。
**易于集成**：支持 FuseSoC 包管理器，可轻松集成到各种 FPGA 和 ASIC 设计中。
**生态系统丰富**：拥有参考 SoC 平台 Servant，并已被 Litex、CoreScore 等多个项目采用，支持 Zephyr RTOS。
**可扩展性**：支持 RISC-V M 扩展（乘除法单元）和 C 扩展（压缩指令）。
技术规格
| 架构 | 位串行 RISC-V CPU |
|---|---|
| 指令集 | RV32I (基础) + 可选 M, C, Zicsr 扩展 |
| 最小实现 (Lattice iCE40) | 198 LUT, 164 FF |
| 最小实现 (Intel Cyclone 10LP) | 239 LUT, 164 FF |
| 最小实现 (AMD Artix-7) | 125 LUT, 164 FF |
| 最小实现 (CMOS) | 2.1k 门等效 (2.1kGE) |
| 总线接口 | 类 Wishbone 接口 |
| 开发语言 | Verilog |
| 许可证 | ISC (可商业授权) |
| 支持的操作系统 | Zephyr RTOS |
项目资源
搜索资源
物料清单 (BOM)
| 物料名称 | 数量 | 参考价格 | 备注 |
|---|---|---|---|
| FuseSoC | 1 | — | 用于管理和构建项目的包管理器 |
| Verilator | 1 | — | 用于仿真和验证的 Verilog 仿真器 |
| RISC-V GNU 工具链 | 1 | — | 可选，用于编译自定义应用程序 |
| Zephyr SDK | 1 | — | 可选，用于构建 Zephyr RTOS 应用 |
| FPGA 开发板 | 1 | — | 推荐使用 Servant 支持的约 20 种开发板之一 |
| USB-UART 适配器 | 1 | — | 可选，用于与 FPGA 板进行串口通信 |
能力画像
⚪ 记忆与知识检索: 2/5
🔵 逻辑推演: 4/5
⚪ 表达与交流: 1/5
⚪ 感知与观察: 1/5
⚪ 数理与计算: 4/5
⚪ 动手与操作: 3/5
⚪ 狂热与坚持: 4/5
⚪ 创造与创新: 5/5
项目图库
视频
所需技能
🔧 **动手能力**：需要能够操作 FPGA 开发板，进行基本的硬件调试和连接（如串口通信）。
💻 **编程能力**：需要熟悉命令行操作、Python 基础，以及 Verilog 硬件描述语言。了解 RISC-V 汇编和 C 语言有助于自定义固件开发。
⚡ **电子电路**：需要理解 FPGA 的基本工作原理、数字逻辑设计基础，以及 SoC 架构的基本概念。
适用场景
**资源极度受限的嵌入式系统**：在需要极小面积和低功耗的 ASIC 或 FPGA 设计中集成 RISC-V 处理能力。
**FPGA 教学与实验**：作为学习 RISC-V 架构、CPU 微架构和数字逻辑设计的优秀教学案例。
**传感器聚合与 IoT 节点**：在 Observer 等平台中用于管理和聚合多个传感器数据。
**FPGA 基准测试**：在 CoreScore 等项目中用于评估 FPGA 的容量和综合工具的性能。
**多核 RISC-V 系统**：由于 SERV 体积极小，可以在单个 FPGA 中集成数十甚至上百个核心，用于研究多核架构。