RISC-V 处理器核心
riscv
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🧩 软硬件结合
已发布
项目简介
RISC-V CPU Core (RV32IM)
RISC-V CPU Core (RV32IM)
标签
项目特点
完整的 32 位 RISC-V ISA CPU 核心，支持 RV32IMZicsr 扩展。
支持用户、监管和机器三种特权模式。
基础 MMU 支持，可启动 Linux（通过原子指令软件模拟）。
支持指令/数据缓存、AXI 总线接口或紧耦合存储器（TCM）。
可配置的流水线级数和结果转发选项。
使用 Google RISCV-DV 随机指令序列进行验证，并通过 C++ ISA 模型进行协同仿真。
可综合的 Verilog 2001 代码，兼容 Verilator 和 FPGA。
提供两个示例实例：一个使用 TCM 内存，另一个使用指令和数据缓存。
技术规格
| 指令集架构 | RV32IMZicsr (32-bit RISC-V) |
|---|---|
| 特权模式 | 用户 (U)、监管 (S)、机器 (M) |
| 流水线 | 可配置级数，支持结果转发 |
| 缓存 | 可选：16KB 2路组相联指令缓存 + 16KB 2路组相联数据缓存 |
| 总线接口 | AXI4 (主/从)、AXI4-Lite (主) |
| 内存 | 可选：64KB 双端口 TCM 内存 |
| 性能 | CoreMark: 2.94 CM/MHz；Dhrystone: 1.25 DMIPS/MHz |
| 开发语言 | Verilog 2001, C (模拟器) |
| 验证 | Google RISCV-DV 随机指令序列 + C++ 协同仿真模型 |
| 目标平台 | FPGA, ASIC |
项目资源
搜索资源
物料清单 (BOM)
| 物料名称 | 数量 | 参考价格 | 备注 |
|---|---|---|---|
| Verilator | 1 | — | 用于仿真和测试 |
| SystemC | 1 | — | 用于构建测试平台 |
| GCC (RISC-V 交叉编译器) | 1 | — | 用于编译测试程序 |
| libelf | 1 | — | 用于读取 ELF 文件 |
| FPGA 开发板 | 1 | — | 用于硬件验证（可选） |
能力画像
⚪ 记忆与知识检索: 1/5
🔵 逻辑推演: 5/5
⚪ 表达与交流: 1/5
⚪ 感知与观察: 1/5
🔵 数理与计算: 5/5
🔵 动手与操作: 4/5
🔵 狂热与坚持: 4/5
🔵 创造与创新: 4/5
项目图库
所需技能
🔧 **动手能力**：需要具备 FPGA 开发板的使用经验，包括烧录、调试和连接外设。
💻 **编程能力**：需要精通 Verilog 硬件描述语言，熟悉 C/C++ 编程（用于仿真和测试），了解 RISC-V 指令集架构。
⚡ **电子电路**：需要了解数字电路设计基础，包括时序、流水线和总线协议（AXI）。
适用场景
学习和研究 RISC-V 处理器微架构。
在 FPGA 上实现自定义的 RISC-V SoC。
作为嵌入式系统或物联网设备的低功耗处理器核心。
教学和学术研究，用于计算机体系结构课程。